Integrated Circuit Study Note

NMOS with source degeneratio 에 대한 정리

PMOS도 동일하게 source deneration이 가능하며, 본 기고에서는 다루지 않음.

1) open circuit voltage Voc 에는 Rs 의 영향이 없음.

- zero current는 VRs가 0 이고 vgs / voc에 무관해짐.

2) drain node로 바라보는 impedance는 Rs 에 의해 증가됨.

- Rs + ro 로 보일 수 있으나 ro가 1+gmRs 만큼 증가되어 보이기에, 실제로는 Rs + (1+gmRs)ro = Rs + ro + gmroRs 이고, gmro>>1 라면 gmroRs.

3) 전체 transconductance (Gm) 은 Rs 에 의해 감소됨.

- isc 는 voc/Req 이고, voc는 일반 CS의 voc와 같고, Req가 Rs에 의해 증가하여 isc는 감소함.

1) Rs에 의해 증가된 ro 를 고려한 최종 impedacne를 Ro (large Ro)

2) Rs에 의해 감소된 gm을 고려한 최종 transconductance를 Gm (large Gm)

-> gm/(1+gmRs)로 보이나 정리하면 1/(1/gm+Rs) 이므로, 기존 CS transconductance 의 역수인 1/gm 에 Rs가 더해진 다음 다시 역수를 취하는 것이 large Gm 으로 보면 된다.

-> 이는 transistor parameter들에 독립적으로 TR의 Gm이 형성되고, constant한 gm으로 동작하게 됨을 의미한다. 다시 말하면 linearity가 증가한다. (Rs에 의한 negative feedback 형성)

-> 간단히 approximation 하면 1/Rs 이고, source degenerated 된 Rd resisitive load의 CS이 gain은 large Gm * Rout 으로 Rd/Rs 가 될 것이다.

1) diode-connected NMOS with source degeneration의 회로도이며, 간단한게 Gm, Ro로 환산후 1/Gm || Ro 로 계산하면 된다.

-> 최대한 단순화하면 보이는 저항은 Rs로 보인다.

1) gain boosting 으로 보면 되는데, 간단하게 figure 3에서 TR 앞에 AMP가 붙어 Gm이 Gain A 만큼 증폭되어 보이는 것으로 간주하면 된다.

결론

: source degenerated된 TR들의 gm 선형성 및 output impedance가 증가한다.

Circuit Intuitions: Looking into a node

http://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=6841782

모든 그림은 해당 기고의 원문에서 발췌함.

0. MOS TR model small-signal model at low frequency

1) MOS TR은 small signal modeling 시 두 개의 VCCS (Voltage-Controlled Current Source) 와 TR의 output resistance 로 구성되어있음.

2) TR 구성별로 KVL/KCL 적용하여 분석하는 것은 계산 시 실수할 가능성이 있고 회로의 동작을 intuitive 하게 분석하기 어려움.

3) 이에 본 기고는 TR의 구성에 따라 TR을 어떻게 보면 되는지 실제 사용되는 TR의 구성 유형별로 정리함.

→ 3번이 매우 중요한데, 학부 때 매번 KVL/KCL 이용하여 impedance가 어떻게 되는지, gm 이 어떻게 되는지 계산하는 정량적 학습보다 3번을 이용하여 정성적 접근으로 회로를 공부하였다면 조금 더 관심을 가지지 않았을까 싶다.

1. MOS Elements

body effect 까지 고려해서 gme (effective gm) 으로 쓰지만, body effect가 없다는 가정하에 gme는 모두 gm으로 통일하면,

Impedance looking into a

1) gate node  : ∞

2) drain node : ro

3) source node : ro || 1/gm ≒ 1/gm (ro >> 1/gm)

4) diode-connected node : ro || 1/gm ≒ 1/gm

5) drain node of source-degenerated MOS  : Rs + ro + gm*ro*Rs ≒ gm*ro*RS ≒ Av*Rs (gmro >> 1)

6) source node of MOS with a resistive load in the drain : 1/gm (ro >> Rd)

6번은 보기에 따라서 ro 에 Rd가 더해진 다음 Av gain 만큼 나눠진 것으로 봐도되나 source 에서 보는데 drain 쪽의 load까지 고려하진 않는 것이 더 쉬운 것 같다.

7) source degenerated MOS / load open -> isc = 0

voc = 일반 CS 기준으로 Av*vin

isc = voc / Req, Req = Av*Rs, 즉 Av*Vin/Av*RS 이므로 isc = Vin/Rs

8) CS with a R load

drain 이 open이 아니므로 isc ≠ 0, current divider 에 따라 gm*vin *(ro/(ro+Rd))

voc는 해당 노드 resistance * 흐르는 i 이므로 isc*Req

2. Cascode configuration with a R load, find out vd1, vout

1) vd1 계산

Req1 =   ro1 by 1.2)

voc1 = Av1*vin by 1.7)

Req2 (looking into a M2 source node)  = (ro2 + RL)/gm2ro2 ≒ 1/gm2 (ro2 >> RL)

→ vd1 = -gm*vin*(Re1 || Re2) = -gm*vin*(ro1 || 1/gm2)

2) vout 계산

M1을 Req1 으로 대치, M2+RL 을 Req2로 대치

Req2 에 흐르는 current는 vd1/Req2 이고 이는 곧 load current iL

→ iL = gm1*vin, 즉 current는 M1 및 vin 에 의해서만 결정됨. (M2 영향 X)

vout은 iL * RL = (vd1/Req2)*RL

→ vout = gm1*vin*RL, 즉 vout에 cascode TR 은 아무런 영향이 없음. iL 의 경우와 같음.

아예 영향이 없다고 할 수는 없으나, Av2 만큼 나눠진다고 보면 된다. noise 의 경우도 마찬가지인데 이건 나중에..

3. Differential pair, find out vout

1번에서의 element로 대치 먼저. 1/gmx 는 무조건 << rox 로 가정. 각 diff pari는 동일 사이즈, 동일 파라미터 성능.

1) Req3 = 1/gm3

2) Req1 = 1/gm1

current divider에 의해

3) isc1 = gm1*vin*(ro1/(ro1+Req3)) = gm1*vin

4) Req5 = ro5

5) Req4 = 1/gm4

6) Req2 = 1/gm2

7) vd5 = isc1 * (Req1 || Req5 || Req2) 인데,  Req5 가 ro5 이고 나머지는 1/gmx 이니 Req5 삭제

vd5 = isc1 * (Req1 || Req2) 인데, 1/gm1 = 1/gm2 라 가정시, load는 1/(2gm1,2) 가 된다.

vd5 = gm1*vin*(1/2gm1,2) 이므로 정리하면 1/2vin 이 된다.

iL = vd5/Req2 = 1/2vin /(1/gm2) = 1/2*gm2*vin

vout = iL*Req4 = 1/2*gm2*vin*1/gm4

정리하면, diff pair에서 iL은 1/2*gm1,2*vin 이고 vout은 iL * load impedace.

뭔가 한 번 훑어보긴 했는데 이게 유용한 짓인지..

Circuit Intuitions 은 학부생 대상(아마도 고학년)으로 쓰여진 매거진 기고로 아래와 같은 순서로 연재되고 있다.

[A10] Ali Sheikholeslami, Circuit Intuitions: A Capacitor Analogy, Part 1
IEEE Solid-State Circuits Magazine, Vol. 8, Issue 3, pp. 7-8, Summer 2016.

[A9] Ali Sheikholeslami, Circuit Intuitions: Chopper Amplifier
IEEE Solid-State Circuits Magazine, Vol. 8, Issue 2, pp. 7-9, Spring 2016.

[A8] Ali Sheikholeslami, Circuit Intuitions: Offset Cancellation
IEEE Solid-State Circuits Magazine, Vol. 8, Issue 1, pp. 6-7, Winter 2016.

[A7] Ali Sheikholeslami, Circuit Intuitions: Miller's Approximation
IEEE Solid-State Circuits Magazine, Vol. 7, Issue 4, pp. 7-8, Fall 2015.

[A6] Ali Sheikholeslami, Circuit Intuitions: Miller's Theorem
IEEE Solid-State Circuits Magazine, Vol. 7, Issue 3, pp. 8-10, Summer 2015.

[A5] Ali Sheikholeslami, Circuit Intuitions: Bandwidth Extension
IEEE Solid-State Circuits Magazine, Vol. 7, Issue 2, pp. 8-11, Spring 2015.

[A4] Ali Sheikholeslami, Circuit Intuitions: Process Variation and Pelgrom's Law
IEEE Solid-State Circuits Magazine, Vol. 7, Issue 1, pp. 8-9, Winter 2015.

[A3] Ali Sheikholeslami, Circuit Intuitions: Negative Resistance
IEEE Solid-State Circuits Magazine, Vol. 6, Issue 4, pp. 7-8, Fall 2014.

[A2] Ali Sheikholeslami, Circuit Intuitions: Source Degeneration
IEEE Solid-State Circuits Magazine, Vol. 6, Issue 3, pp. 8-10, Summer 2014.

[A1] Ali Sheikholeslami, Circuit Intuitions: Looking into a Node
IEEE Solid-State Circuits Magazine, Vol. 6, Issue 2, pp. 8-10, Spring 2014.

단순 번역 수준이 되겠지만... 읽고 끝이 아닌 한 번 정리하고 넘어가는 차원에서 앞으로 기록하고자 한다.